Fpga Trading Systems

in-FPGA8482 Trading Systems verminder handel latency Die eerste keer gepubliseer 16 September 2010 Handel reaksie latency verminder tot minder as twee mikrosekondes deur die kombinasie van NASDAQ SCHUREN en eina in 'n enkele FPGA Dawid Buechner, vise-president, impuls: Impulse gereedskap in gebruik by groot finansiële maatskappye en heining fondse waar hulle toegerus wiskundiges en algoritme ontwikkelaars om dramaties verbeter latency. in-FPGAtrade Trading Systems (www. infpga) het 'n hardeware-versnelde outomatiese handel verwysing ontwerp wat NASDAQ SCHUREN voer hantering en uitgaande eina orde inskrywing loop op 10Gb Ethernet voer, met minder as twee mikrosekondes van latency aangekondig. Die stelsel is om te sien wees by die 2010 High Performance Computing Finansiële Markte show en konferensie, stand 424, in New York op 20 September 2010. Die in-FPGA stelsel is daarop gemik om voorsiening te maak handelaars om reaksie latencies wat 'n fraksie van wat bereik bereik kan word met behulp van CPU-gebaseerde stelsels. Besoekers aan die skou sal in staat wees om werklike hardeware wat gebruik word vir die mark data dekodering en uitgaande om toegang te sien, met al die funksies ten volle uitgevoer in 'n hoë werkverrigting Veld Programmeerbare Gate Array (FPGA) logika. Die gevolglike stelsel word gesê dat sub 2-micro latency te bereik vandag, met verwagte verbeterings in deurset gemaak in 2010. Hierdie-FPGA-gebaseerde verwysing platforms doel om teen 'n paar keer die spoed van groter mikroverwerker-gebaseerde bedieners. Sy alles oor handel latency, sê Cameron Elliott, hoofontwerper van die in-FPGA stelsel. - FPGA-gebaseerde handel kan reageer op die mark data 'n orde van grootte vinniger as Linux-gebaseerde bedieners, en 2-5 keer vinniger as hibriede CPU / FPGA stelsels. Baie van die wins kom van die vereenvoudiging van die hardeware pad, konsolideer verwerking op een hardeware chip en die uitskakeling van 'n hoë latency paaie. Wat hierdie mees opwindende vir handelaars is dat hulle hul handel sneller logika in C-taal met behulp van Impulse C, kan implementeer eerder as om hardeware beskrywing tale soos Verilog of VHDL, leer of om hul modelle slaag af te hardeware ingenieurs vir vertaling . Impuls gereedskap in gebruik by groot finansiële maatskappye en verskansingsfondse waar hulle toegerus wiskundiges en algoritme ontwikkelaars om dramaties verbeter latency. in-FPGAs handel stelsel en verwysing aansoek in staat stel om sagteware-ontwikkelaars te hardeware versnelling vir 10Gb Ethernet verwerking, sê David Buechner, vise-president van impuls. Dit bied 'n ontwrigtende tegnologie vir firmas wat wil hê dat die eerste in die tou met hul ambagte te wees. Gewilde items Tullett Prebon ICAP Globale Uitvoerende Komitee aanstellings Washington DC open blockchain innovasie sentrum Reminder - FINRA interval Pilot begin vandag Corvil stel masjien-time analise IG Groep te bekom DailyFX GFT stel David Collins as hoof van finansiële dienste Kopiereg kopie outomatiese Trader Ltd 2016 - strategieë Compliance TechnologyFramework versnel aansoek ontwikkeling van ultra-lae-latency finansiële stelsels. Sedert die koms van elektroniese handel, het 'n wedloop vir spoed het gevolg na die vinnigste en slimste handel platforms te bou. Reaksie tyd het afgeneem van sekondes, om millisekondes, om mikrosekondes. Die strewe na micro en sub-micro reaksie tyd is eenvoudig nie moontlik met tradisionele sagteware of eenvoudig hardeware argitektuur, 'n feit wat stuwend die aanvaarding van die veld programmeerbare hek verskeidenheid (FPGA) tegnologie in ultralow-latency stelsels. Om die risiko wat betrokke is by die ontwikkeling van hardeware beskrywing taal (HDL) kode native op 'n FPGA Ethernet-kaart, terwyl dit ook verpletterend ontwikkeling tyd te verminder, het AdvancedIO die gebruik van FPGA raamwerke pionier vir 10-Gigabit Ethernet (10GE) kommunikasie. Die AdvancedIO expressXG ontwikkelingsraamwerk hulpmiddel stel bied die infrastruktuur wat nodig is om 'n vinnige ontplooiing van finansiële dienste te verseker en laat naatlose port om die nuutste generasie van FPGA kaarte. - Rafeh Hulays, PhD, vise-president, Business Development, AdvancedIO Systems Inc. Bykomende InformationCitadel - Global Finansiële Instelling FPGA ingenieur Market Making ligging: Chicago, IL Ons is op soek 'n ervare FPGA ingenieur om ons bestaande span aan te sluit en verantwoordelik wees vir die navorsing, ontwerp en implementering van FPGA oplossings vir Citadellen handel besighede te ontwikkel ultra-lae latency handel stelsels. Ons het 'n klein en hoogs ervaring ontwikkeling span wat werk aan nuwe FPGA ontwerpe in 'n hardeware beskrywing taal, uitvoerende tydsberekening analise, geldigmaking en ontfouting ontwerpe vir foute en doeltreffendheid. Werk saam met span op die ontwikkeling en implementering van eiendom hardeware handel stelsels van konsep tot produksie. Skep digitale ontwerp en verifikasie om die doeltreffendheid te maksimeer en prestasie te groot hoeveelhede data oor die handel stelsels verwerk. Betrokke wees by die ontwerp van ultra lae latency, hoë deurset FPGA-gebaseerde persoonlike finansiële handel stelsels om algoritmiese handel sein generasie en uitvoering orde te versnel. Die vinnige draai om en onmiddellike terugvoer van die bedryf ontwerpe, asook 'n evaluering latency en deurset. 3 jaar in FPGA ontwerp, insluitende die volle FPGA ontwerp lewensiklus insluitend hardeware argitektuur, RTL kodering, simulasie, stelsel integrasie, hardeware validering en toetsing. Ervaring met Altera ontwerp sagteware is 'n pluspunt, maar ondervinding met Xilinx ontwerp sagteware is ook 'n plus. Ervaar en goed vertroud met die stelsel Verilog en VHDL (System Verilog, Verilog, C, bash, of Make File). Ondervinding bou digitale stelsels vir 'n verskeidenheid van domeine insluitend bedraad / wireless kommunikasie-ervaring met die handel en die rekenaar Finansies is hoogs gewenste. Vertroud is met FPGA sintese gereedskap en statiese tydsberekening analise is wenslik, maar nie nodig. Vertroud te wees met die beginsels van die bou van outomatiese, self-kontrole, gerig ewekansige toets banke. Vertroudheid met die gebruik van on-chip debugging gereedskap soos Alteras SignalTap of Xilinxs ChipScope is hoogs wenslik. Vertroudheid met C taal vir inlywing van sagteware modellering funksies. Moet het 'n sterk probleemoplossings-vaardighede, wees aanpasbaar, en wees span georiënteerde. Finansiële kundigheid is nie nodig nie. Onderrig: Graad in Elektriese Ingenieurswese, Elektriese Ingenieurswese, of Rekenaarwetenskap Meestersgraad verkies. Doen aansoek vir hierdie posisie: Louis Liu, stigter amp uitvoerende hoof Louis gestig Matrix Trading in 2007 met 'n enkele doel van die ontwerp van die wêreld se veiligste en vinnigste handel stelsel. Na 'n meer jarige moeite en 'n baie trial and error, het Louis suksesvol gelei 'n span van hardeware en sagteware-ingenieurs om 'n end-tot-end suiwer-hardeware gebaseer handel stelsel wat 'n ENKELE plant, 'n bevel poort, 'n voor - sluit voltooi handel risiko stelsel, en 'n program verhandelingsplatform. Voor Matrix, Louis was medestigter en mede-uitvoerende hoof van Sonic Trading, 'n baanbreker handel tegnologie firma. Louis ontwerp Sonic39s handel stelsel van nuuts af, en suksesvol ontwikkel dit van 'n dag handel stelsel om 'n institusionele platform. Na Sonic verkry deur die Bank van New York, Louis gedien as Besturende Direkteur verantwoordelik vir aandele handel stelsels van 2004 tot 2006. Louis het sy bachelor39s en master39s grade uit die Columbia Universiteit in werking navorsing. Jonathan Durinda, Direkteur van die produk amp Business Development Jonathan is 'n veteraan met 19 jaar ondervinding in die elektroniese handel, en het gefokus op die lewering van sy kliënte die nuutste in die handel tegnologie. Voorheen het hy daarin geslaag globale multi-bate produk lyne vir die Spear Leeds amp Kellogg REDI Plus, sonic Trading en Neovest platforms. Voordat hy by Matrix, Jonathan was Hoof van Kliëntedienste amp Produkbestuur vir Portware en Trading Screen, waar hy verantwoordelik was vir produk-innovasie was, hulle te help om leiers in hul onderskeie markte. Met hierdie ervaring het insig, en hy erken die waardevolle voordele van 'n hardeware-sentriese benadering. By Matrix, Jon gaan voort om te werk met sy ingenieurs om die krag van hardeware in te span, sodat sy kliënte kan verbeter en te bevorder hul elektroniese handel besigheid. Calvin Wen, direkteur van ingenieurswese Calvyn was aan die voorpunt van elektroniese handel sedert hy by Matrix Trading. Calvin is verantwoordelik vir tegniese ondersteuning en die ingenieurswese aspek van navorsing en produk ontwikkeling. Voor Matrix, Calvin bestudeer elektriese ingenieurswese met 'n konsentrasie op die netwerk sekuriteit by NYU Politegnikum Skool vir Ingenieurswese, waar hy 'n master39s graad in elektriese engineering. Developing ontvang 'n FPGA-gebaseerde elektroniese Trading Dood Skakel Met die LabVIEW FPGA Module en NI FlexRIO quotFPGAs optimaliseer handel stelsels op die netwerk vlak. Hulle kan help om te genereer en te netwerk data, en daardeur sekere take aflaai van software. quot Die uitdaging: High wisselvalligheid gebeure soos die 6 Mei 2010 Flash Crash daartoe gelei dat die Amerikaanse Securities and Exchange Komitee (SEC) en die Amerikaanse Commodity Futures Trading Commission ( CFTC) mandaat risiko en veiligheidsinspeksies in die elektroniese handel proses in werking gestel. Latency en determinisme is die sleutel prestasie-aanwysers van elektroniese handel stelsels. Die Oplossing: Die gebruik van die LabVIEW FPGA Module en NI FlexRIO hardeware om vinnig te ontwikkel 'n hoë-prestasie rekenaar (HPC), deterministiese, lae-latency,-FPGA-gebaseerde doodmaak skakelaar wat 'n handelaar in staat stel om hul oop bestellings te kanselleer Die meerderheid van-beurs word elektronies gedoen word (sien Figuur 1). Peak handel periodes bied die beste handel geleenthede vir winste, maar bied ook die grootste risiko vir potensiële verliese. Tydens piek handel periodes, mark data wat handel stelsels moet verteer en verwerk golwe tot die punt waar handel stelsels stadiger en oneffektief. Figuur 1: Aggregate One Minute Peak Kontak per sekonde Hoë-frekwensie handel (HFT) is wat 'n impak markdinamika en genereer interessante debatte 1. Of 'n firma betrokke is by HFT, wat dit nodig het om sy bates te beskerm teen gebeurtenisse soos die flits ineenstorting van 6 Mei 2010 2 0,160 Dit is moontlik dat 'n handel firma met behulp van 'n stuk grond-programmeerbare hek verskeidenheid (FPGA) - gebaseerde bestelling te kanselleer stelsel kan die mark vinniger as enige ander handel firma het opgewonde en sodoende verliese (sien Figuur 2) verminder. Figuur 2: Dow Jones Industrial Average op 6 Mei 2010 (Flash Crash) Die FIX protokol finansiële maatskappye mark en handel data via boodskappe standaarde soos die Finansiële inligting uit te ruil (FIX) protokol kommunikeer, 'n real-time elektroniese effekte ruiltransaksie boodskappe standaard deur FIX protokol Limited (FPB), 'n internasionale nie-winsgewende standaarde liggaam van finansiële dienste bedryf lede insluitend Koop-kant instellings, Sell-kant makelaar / handelaars, verskaffers, ECNs / Effektebeurse, reguleerders en ander handel verenigings. FIX enjin sagteware prosesse en genereer FIX boodskappe. Quickfix is ​​die de facto open-source FIX enjin. Finansiële maatskappye gebruik Quickfix en kommersiële closed-source FIX enjins. Finansiële maatskappye draai na HPC tegnologie om 'n ekstra voordeel bied bo hul mededingers. Elke vlak van sagteware is geskik, en, in die afgelope jaar, maatskappye is die optimalisering van hul handel stelsel opsies met behulp van herconfigureerbare hardeware. FPGAs: Reconfigurable Hardware FPGAs optimaliseer handel stelsels by die netwerk vlak. Hulle kan help om te genereer en te netwerk data, en daardeur sekere take aflaai van sagteware. Finansiële maatskappye wat die algemeenste gebruik FPGAs in die mark datahantering 3. FPGAs, wat kan hê tot 1000 kerne 4 vir parallelle verwerking van data, nie-bedryfstelsel en tug haal beweging 5 het. FPGAs geprogrammeer met behulp van 'n hardeware beskrywing taal (HDL) soos Verilog of VHDL. Nie alle algoritmes geïmplementeer kan word op 'n FPGA, wat is deels te wyte aan die aard van FPGAs en deels as gevolg van HDL wat lae vlak. HDL vereis meer teiken hardeware kennis as die tradisionele programmeertale soos ANSI C of C. Ook, kan HDL kodering lei tot drie tot vyf keer meer ontwikkeling tyd (indien die algoritme selfs geïmplementeer kan word op 'n FPGA). Hierdie tale is moeilik om te leer en lei in baie lang bronkode lêers wat dikwels baie min bereik met 'n baie moeite. Die FIX protokol is string gebaseer en kan baie baat by 'n FPGA omdat string funksies is een van die minste doeltreffend in 'n CPU. Die Tegnologie platform NI PXI Omdat PXI is gebaseer op standaard PC tegnologie soos Windows en PCI, die integrasie van PXI in hierdie stelsels is soortgelyk aan hulle te integreer met 'n rekenaar. Die PXI bus kombineer die hoë-spoed PCI-bus met tydsberekening en sinkronisasie. Die PXI sneller bus bestaan ​​uit agt gedeel-sneller bus lyne, 'n lae-skeef ster sneller, en 'n gemeenskaplike 10 MHz stelsel verwysing klok. Hierdie sinchronisasie funksies kan slaag sneller, klok, en ander seine tussen PXI modules om akkurate, hoë-prestasie metings te maak. NI FlexRIO NI FlexRIO is 'n PXI en PXI Express-gebaseerde herconfigureerbare hardeware platform ontwikkel is deur NI dat twee dele funksies: NI FlexRIO FPGA modules en NI FlexRIO adapter modules. Saam, hierdie hardeware vorm 'n hoë-prestasie, herconfigureerbare hardeware stelsel wat jy kan program met LabVIEW FPGA selfs as jy dit nie het HDL ontwerp kennis. Die LabVIEW FPGA Module LabVIEW FPGA bied 'n grafiese benadering tot die ontwikkeling van FPGA logika. Jy kan komplekse finansiële algoritmes na FPGAs sonder grondige digitale ontwerp kennis of komplekse elektroniese ontwerp outomatisering (EDA) gereedskap program. LabVIEW is duidelik geskik vir FPGA ontwikkeling omdat dit intuïtief uitbeeld inherente FPGA parallelisme. Figuur 3: LabVIEW FPGA Module Voorbeeld blokdiagram Met behulp van 'n hoë-vlak, grafiese ontwikkeling omgewing (Figuur 5) soos LabVIEW FPGA verminder ontwikkeling tyd sonder om FPGA prestasie winste. Onder die enjinkap, LabVIEW FPGA gebruik kodegenerasie tegnieke om die grafiese ontwikkeling omgewing te FPGA hardeware, wat uiteindelik loop die FPGA sintese gereedskap te sintetiseer. LabVIEW FPGA enkel-siklus snel Loops (SCTL) verskaf determinisme gewaarborg om uit te voer binne 'n bepaalde tydperk van ten minste 40 MHz. Hierdie aansoek gebruik 'n SCTL loop op 125 MHz. Jy kan persoonlike hardeware gebruik om unieke tydsberekening en verwek roetines ultra high-spoedbeheer tussenbelegsel om digitale protokolle en aansoeke wat 'n hoë-spoed hardeware betroubaarheid en stywe determinisme te skep. Vir hierdie aansoek, LabVIEW FPGA skep 'n protokol-bewus hardeware-gebaseerde stelsel. Figuur 4: NI FlexRIO FPGA Module Scenario A makelaar-handelaar is gekoppel aan 'n ruil. Die vakbond boodskappe tussen die makelaar-handelaar en die uitruil gebruik die FIX protokol formaat. Die makelaar-handelaar dien bestellings, wat die uitruil poog om aan te pas. Alle bestellings van die makelaar-handelaar is oop tot 'n bypassende orde gaan die wisselkoers. Ooreenstem bestellings terug na die makelaar-handelaar gestuur as uitgevoer. Op 'n sekere punt, die makelaar-handelaar ontdek 'n gebeurtenis, wat lei tot 'n behoefte om alle oop bestellings te kanselleer. Die veronderstelling dat die bespeur geval baie ander makelaar-handelaars sal laat wens om hul oop bestellings op dieselfde tyd op te hef, diegene wat die eerste keer te kanselleer sal hul potensiële verliese (Figuur 5) te verminder. Figuur 5: Broker-handelaar handhawing van 'n verbinding met 'n ruil deur die gebruik van FIX boodskappe. Die uitruil is ook gekoppel aan ander markte en aanvaar ten einde van hierdie so goed. By 'n spesiale sneller byeenkoms, die makelaar-handelaar stuur 'n reeks van bestellings te kanselleer om die uitruil van die orde van die mark so gou as moontlik te kry. Implementering Hierdie stelsel maak gebruik van twee rekenaars direk verbind via 'n crossover Ethernet-kabel. Die rekenaars kommunikeer met behulp van FIX 4.2, loop oor TCP / IP op 1 GB / s. Beide rekenaars met Microsoft Windows XP op Intel x86 CPUs. Een rekenaar verteenwoordig die makelaar-handelaar en die ander is die wisselkoers. Die makelaar-handelaar stuur die verskeie Koop ruil of verkoop bestellings wat nie uit te voer. By sneller opsporing, die makelaar-handelaar stuur FIX orde boodskappe te kanselleer vir alle oop bestellings (Figuur 6). Figuur 6: Quickfix in normale werking met die FPGA-gebaseerde netwerk koppelvlak kaart. Gebeure word direk veroorsaak binne die FPGA, wat genereer FIX styl Versoeke en plaas dit binne geldig TCP / IP pakkies van 'n bestaande FIX sessie in stand gehou deur die Quickfix Enginer. Die makelaar-handelaars Rekenaar die makelaar-handelaar stelsel is 'n rekenaar wat verbind is tot 'n 5-slot NI PXI-1033 onderstel met 'n geïntegreerde MXI-Express kontroleerder. Twee PXI kaarte ingeprop in die PXI onderstel ( 'n NI PXI-7953 NI FlexRIO FPGA module met 'n Xilinx Virtex-5 LX85 FPGA en 'n NI PXI-6070E data verkryging (DAQ) toestel). Die NI FlexRIO module het 'n Prevas Mimas Gigabit Ethernet adapter, wat twee 8P8C verbindings het. Die NI FlexRIO en Prevas Mimas adapter kombineer om te funksioneer as die makelaar-handelaar netwerk koppelvlak kaart. Alle netwerk verkeer gaan deur die NI FlexRIO module en een van die Prevas Mimas Gigabit Ethernet adapter hawens (die ander poort is ongebruikte vir hierdie aansoek). Die Prevas Mimas adapter het 'n PHY chip wat inkomende 8P8C elektriese seine omskakel na Ethernet rame, en omgekeerd. Die Ethernet rame kom in die Xilinx Virtex-5 LX85 FPGA in grepe (O8). Figuur 7: Die Prevas Mimas Gekoppel aan die NI FlexRIO Module Onder normale omstandighede, die NI FlexRIO FPGA module stuur die laag-twee Ethernet raam data uit via die Prevas Mimas adapter en in deur dit in die PXI bus, sodat dit toeganklik deur NI herconfigureerbare I / O (RIO)-bestuurder tussenbelegsel programme. Quickfix gewoonlik Skakeling met Winsock funksies, wat koppelvlak met 'n Windows TCP / IP stack-bron gesluit. Want dit is gesluit-bron, kan dit nie koppel aan die RIO bestuurders, so hierdie aansoek gebruik lwip, 'n oop bron TCP / IP stapel. Ons verander al die Quickfix oproepe na Winsock om die lwip TCP / IP stack, wat ons verander om saam met die RIO bestuurders noem. Ons gebruik 'n PXI-6070E DAQ toestel ontvang en betalings die kanselleer-bestellings te aktiveer. Een van die PXI real-time stelsel integrasie (RTSI) lyne het 'n direkte elektriese aansluiting tussen die DAQ kaart en die NI FlexRIO FPGA module. Ons verbind 'n eksterne knoppie om een ​​van die DAQ toestel digitale insette sodat, wanneer gedruk, 'n digitale sein lees die FPGA module. Die hardeware lees die sein sonder die hulp van die rekenaar of sagteware. Ruil Computer Die uitruil rekenaar bestaan ​​uit 'n ander rekenaar met 'n onveranderde weergawe van Quickfix hardloop in bediener af. Netwerk tussenvoering gedoen via die inheemse Gigabit Ethernet-poort. Sy funksie is om 'n bevel oop te hou totdat óf 'n ooreenstem met een kom, of die bestelling gekanselleer. Resultate Verskeie nonmatching bestellings in die makelaar-handelaar Quickfix program ingeskryf het. Dit stuur hulle na die uitruil rekenaar, wat hulle as oop bestellings hou. Die makelaar-handelaar Quickfix program hou 'n lys van sy oop bestellings. Wanneer 'n aspek van die oop bestellings verander op die makelaar-handelaar stelsel, die FPGA ontvang 'n afskrif van die kansellasie inligting vir elke oop einde. Hier is 'n voorbeeld FIX 4.2 BESTEL Enkellopend (tag 35D) boodskap in verreken Hex en slegs leesbare karakters. Figuur 8: 'n monster FIX 4.2 BESTEL Enkellopend (tag 35D) boodskap in verreken Hex en die leesbare karakters. Figuur 9: 'n monster FIX 4.2 bestelling te kanselleer VERSOEK (tag Straat 35f) boodskap in verreken Hex en die leesbare karakters. Druk op die knoppie gekoppel aan die PXI-6070E DAQ toestel genereer 'kanselleer-bestellings te aktiveer. Die FPGA genereer boodskap een FIX orde-kanselleer vir elke oop einde. Die FIX boodskappe te spuit in die lewe TCP sessie tussen die makelaar-handelaar en ruil masjiene. Die uitruil rekenaar ontvang die FIX orde-kanselleer boodskappe, en, sonder om te besef dat die boodskappe is geskep deur die FPGA (en nie deur Quickfix op die makelaar-handelaar rekenaar), dit alles bestellings verwys asof die makelaar-handelaar opdrag om dit te kanselleer doen so. Vir alle normale FIX verkeer, die Quickfix aansoek hanteer elke FIX boodskap skepping, terwyl die sagteware TCP / IP stack hanteer TCP segment en IP-pakket skepping. Wanneer 'n sneller gebeurtenis plaasvind, die FPGA hanteer alle Quickfix en TCP / IP sagteware take deur die opwekking van die FIX boodskappe, TCP segmente, en IP pakkies. As die finale loonvrag oordrag na die PHY, die FPGA module word bereken dat die Ethernet raam en sikliese ontslag tjek (CRC). Gevolgtrekking FPGA tegnologie gestig vir markdata 3 is nou relevant is vir programme soos handel boodskap geslag. Handel volume en data verhogings outpacing handel-stelsel tegnologie. Finansiële maatskappye probeer om die handel stelsel te optimaliseer en tot onlangs het gefokus op sagteware. Met hardeware optimalisering kom die beloning van die skep van die wêreld se vinnigste en mees deterministiese handel stelsel. Die gebruik van die LabVIEW FPGA module, kan jy hardeware versnelde handel stelsels met bestuur risiko en koste te ontwikkel. Oop-platform PXI kan-FPGA-gebaseerde netwerk data verwerking en geslag en IEEE 1588v2 (2008) tyd tempel te integreer van 'n GPS-tyd bron vir latency metings. PXI Express FPGA modules kan doeltreffend onderling te kommunikeer sonder 'n gasheer CPU gebruik van peer-to-peer data stroom vir 'n multi-FPGA handel stelsels. Finansiële maatskappye kan nou beide handel stelsel sagteware en hardeware vir verdere differensiasie en verhoogde mededingendheid te optimaliseer. 2. CFTC en SEC, Bevindinge Met betrekking tot die markgebeure van 6 Mei 2010 - Verslag van die personeel van die CFTC en SEC om die Gesamentlike Advieskomitee oor Ontluikende regulatoriese kwessies, September 30, 2010, sec. gov/news/studies/2010 /marketevents-report. pdf 5. Scott Sirowy en Alessandro Forin, Microsoft Research, Wheres die Bees Hoekom FPGAs Is so vinnig. September 2008 research. microsoft/pubs/70636/tr-2008-130.pdf Volgende stappe check die LabVIEW in Finansies NI Gemeenskap Page View 'n handleiding oor Opsie Pryse